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| author | Cyrille Bagard <nocbos@gmail.com> | 2018-05-30 17:15:13 (GMT) |
|---|---|---|
| committer | Cyrille Bagard <nocbos@gmail.com> | 2018-05-30 17:15:13 (GMT) |
| commit | c492a5c94cc20210bce8069db7235cbb7dd691e9 (patch) | |
| tree | 1521acfdfdd9bb6760c618fde460a6a63dff6d7b /plugins/arm/v7/opdefs | |
| parent | ce3676d7c298c124253b32beeaebe2437a8ce8de (diff) | |
Supported a few extra ARMv7 SIMD instructions.
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you can redistribute it and/or modify + * it under the terms of the GNU General Public License as published by + * the Free Software Foundation; either version 3 of the License, or + * (at your option) any later version. + * + * Chrysalide is distributed in the hope that it will be useful, + * but WITHOUT ANY WARRANTY; without even the implied warranty of + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the + * GNU General Public License for more details. + * + * You should have received a copy of the GNU General Public License + * along with Chrysalide. If not, see <http://www.gnu.org/licenses/>. + */ + + +@title VCVT, VCVTR (between floating-point and integer, Floating-point) + +@id 301 + +@desc { + + These instructions convert a value in a register from floating-point to a 32-bit integer, or from a 32-bit integer to floating-point, and place the result in a second register. The floating-point to integer operation normally uses the Round towards Zero rounding mode, but can optionally use the rounding mode specified by the FPSCR. The integer to floating-point operation uses the rounding mode specified by the FPSCR. VCVT (between floating-point and fixed-point, Floating-point) on page A8-874 describes conversions between floating-point and 16-bit integers. Depending on settings in the CPACR, NSACR, HCPTR, and FPEXC registers, and the security state and mode in which the instruction is executed, an attempt to execute the instruction might be UNDEFINED, or trapped to Hyp mode. Summary of general controls of CP10 and CP11 functionality on page B1-1230 summarizes these controls. + +} + +@encoding (T1) { + + @word 1 1 1 0 1 1 1 0 1 D(1) 1 1 1 opc2(3) Vd(4) 1 0 1 sz(1) op(1) 1 M(1) 0 Vm(4) + + @syntax { + + @subid 1237 + + @assert { + + opc2 == 0 + sz == 1 + op == 0 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vcvtr.s32.f64 swvec_D dwvec_M + + } + + @syntax { + + @subid 1238 + + @assert { + + opc2 == 0 + sz == 1 + op == 1 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vcvt.s32.f64 swvec_D dwvec_M + + } + + @syntax { + + @subid 1239 + + @assert { + + opc2 == 0 + sz == 0 + op == 0 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + swvec_M = SingleWordVector(Vm:M) + + } + + @asm vcvtr.s32.f32 swvec_D swvec_M + + } + + @syntax { + + @subid 1240 + + @assert { + + opc2 == 0 + sz == 0 + op == 1 + + } + + @conv { + + swvec_D = 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@subid 1245 + + @assert { + + opc2 == 0 + sz == 1 + op == 1 + + } + + @conv { + + dwvec_D = DoubleWordVector(Vd:D) + swvec_M = SingleWordVector(M:Vm) + + } + + @asm vcvt.f64.s32 dwvec_D swvec_M + + } + + @syntax { + + @subid 1246 + + @assert { + + opc2 == 0 + sz == 1 + op == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(Vd:D) + swvec_M = SingleWordVector(M:Vm) + + } + + @asm vcvt.f64.u32 dwvec_D swvec_M + + } + + @syntax { + + @subid 1247 + + @assert { + + opc2 == 0 + sz == 0 + op == 1 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + swvec_M = SingleWordVector(Vm:M) + + } + + @asm vcvt.f32.s32 swvec_D swvec_M + + } + + @syntax { + + @subid 1248 + + @assert { + + opc2 == 0 + sz == 0 + op == 0 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + swvec_M = SingleWordVector(Vm:M) + + } + + @asm vcvt.f32.u32 swvec_D swvec_M + + } + +} + +@encoding (A1) { + + @word 1 1 1 0 1 1 1 0 1 D(1) 1 1 1 opc2(3) Vd(4) 1 0 1 sz(1) op(1) 1 M(1) 0 Vm(4) + + @syntax { + + @subid 1249 + + @assert { + + opc2 == 0 + sz == 1 + op == 0 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vcvtr.s32.f64 swvec_D dwvec_M + + } + + @syntax { + + @subid 1250 + + @assert { + + opc2 == 0 + sz == 1 + op == 1 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vcvt.s32.f64 swvec_D dwvec_M + + } + + @syntax { + + @subid 1251 + + @assert { + + opc2 == 0 + sz == 0 + op == 0 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + swvec_M = SingleWordVector(Vm:M) + + } + + @asm vcvtr.s32.f32 swvec_D swvec_M + + } + + @syntax { + + @subid 1252 + + @assert { + + opc2 == 0 + sz == 0 + op == 1 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + swvec_M = SingleWordVector(Vm:M) + + } + + @asm vcvt.s32.f32 swvec_D swvec_M + + } + + @syntax { + + @subid 1253 + + @assert { + + opc2 == 0 + sz == 1 + op == 0 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + dwvec_M = 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* + * Chrysalide is free software; you can redistribute it and/or modify + * it under the terms of the GNU General Public License as published by + * the Free Software Foundation; either version 3 of the License, or + * (at your option) any later version. + * + * Chrysalide is distributed in the hope that it will be useful, + * but WITHOUT ANY WARRANTY; without even the implied warranty of + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the + * GNU General Public License for more details. + * + * You should have received a copy of the GNU General Public License + * along with Chrysalide. If not, see <http://www.gnu.org/licenses/>. + */ + + +@title VCVT (between double-precision and single-precision) + +@id 302 + +@desc { + + This instruction does one of the following: • converts the value in a double-precision register to single-precision and writes the result to a single-precision register • converts the value in a single-precision register to double-precision and writes the result to a double-precision register. Depending on settings in the CPACR, NSACR, HCPTR, and FPEXC registers, and the security state and mode in which the instruction is executed, an attempt to execute the instruction might be UNDEFINED, or trapped to Hyp mode. Summary of general controls of CP10 and CP11 functionality on page B1-1230 summarizes these controls. + +} + +@encoding (T1) { + + @word 1 1 1 0 1 1 1 0 1 D(1) 1 1 0 1 1 1 Vd(4) 1 0 1 sz(1) 1 1 M(1) 0 Vm(4) + + @syntax { + + @subid 1261 + + @assert { + + sz == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + swvec_M = SingleWordVector(Vm:M) + + } + + @asm vcvt.f64.f32 dwvec_D swvec_M + + } + + @syntax { + + @subid 1262 + + @assert { + + sz == 1 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vcvt.f32.f64 swvec_D dwvec_M + + } + +} + +@encoding (A1) { + + @word 1 1 1 0 1 1 1 0 1 D(1) 1 1 0 1 1 1 Vd(4) 1 0 1 sz(1) 1 1 M(1) 0 Vm(4) + + @syntax { + + @subid 1263 + + @assert { + + sz == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + swvec_M = SingleWordVector(Vm:M) + + } + + @asm vcvt.f64.f32 dwvec_D swvec_M + + } + + @syntax { + + @subid 1264 + + @assert { + + sz == 1 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vcvt.f32.f64 swvec_D dwvec_M + + } + +} + diff --git a/plugins/arm/v7/opdefs/A88310_vcvt.d b/plugins/arm/v7/opdefs/A88310_vcvt.d new file mode 100644 index 0000000..6d5a176 --- /dev/null +++ b/plugins/arm/v7/opdefs/A88310_vcvt.d @@ -0,0 +1,129 @@ + +/* Chrysalide - Outil d'analyse de fichiers binaires + * ##FILE## - traduction d'instructions ARMv7 + * + * Copyright (C) 2017 Cyrille Bagard + * + * This file is part of Chrysalide. + * + * Chrysalide is free software; you can redistribute it and/or modify + * it under the terms of the GNU General Public License as published by + * the Free Software Foundation; either version 3 of the License, or + * (at your option) any later version. + * + * Chrysalide is distributed in the hope that it will be useful, + * but WITHOUT ANY WARRANTY; without even the implied warranty of + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the + * GNU General Public License for more details. + * + * You should have received a copy of the GNU General Public License + * along with Chrysalide. If not, see <http://www.gnu.org/licenses/>. + */ + + +@title VCVT (between half-precision and single-precision, Advanced SIMD) + +@id 303 + +@desc { + + This instruction converts each element in a vector from single-precision to half-precision floating-point or from half-precision to single-precision, and places the results in a second vector. The vector elements must be 32-bit floating-point numbers, or 16-bit floating-point numbers. Depending on settings in the CPACR, NSACR, and HCPTR registers, and the security state and mode in which the instruction is executed, an attempt to execute the instruction might be UNDEFINED, or trapped to Hyp mode. Summary of access controls for Advanced SIMD functionality on page B1-1232 summarizes these controls. ARM deprecates the conditional execution of any Advanced SIMD instruction encoding that is not also available as a VFP instruction encoding, see Conditional execution on page A8-288. + +} + +@encoding (T1) { + + @word 1 1 1 1 1 1 1 1 1 D(1) 1 1 size(2) 1 0 Vd(4) 0 1 1 op(1) 0 0 M(1) 0 Vm(4) + + @syntax { + + @subid 1265 + + @assert { + + op == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vcvt.f32.f16 qwvec_D dwvec_M + + } + + @syntax { + + @subid 1266 + + @assert { + + op == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vcvt.f16.f32 dwvec_D qwvec_M + + } + +} + +@encoding (A1) { + + @word 1 1 1 1 1 1 1 1 1 D(1) 1 1 size(2) 1 0 Vd(4) 0 1 1 op(1) 0 0 M(1) 0 Vm(4) + + @syntax { + + @subid 1267 + + @assert { + + op == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vcvt.f32.f16 qwvec_D dwvec_M + + } + + @syntax { + + @subid 1268 + + @assert { + + op == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vcvt.f16.f32 dwvec_D qwvec_M + + } + +} + diff --git a/plugins/arm/v7/opdefs/A88311_vcvt.d b/plugins/arm/v7/opdefs/A88311_vcvt.d new file mode 100644 index 0000000..8b6e279 --- /dev/null +++ b/plugins/arm/v7/opdefs/A88311_vcvt.d @@ -0,0 +1,221 @@ + +/* Chrysalide - Outil d'analyse de fichiers binaires + * ##FILE## - traduction d'instructions ARMv7 + * + * Copyright (C) 2017 Cyrille Bagard + * + * This file is part of Chrysalide. + * + * Chrysalide is free software; you can redistribute it and/or modify + * it under the terms of the GNU General Public License as published by + * the Free Software Foundation; either version 3 of the License, or + * (at your option) any later version. + * + * Chrysalide is distributed in the hope that it will be useful, + * but WITHOUT ANY WARRANTY; without even the implied warranty of + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the + * GNU General Public License for more details. + * + * You should have received a copy of the GNU General Public License + * along with Chrysalide. If not, see <http://www.gnu.org/licenses/>. + */ + + +@title VCVTB, VCVTT + +@id 304 + +@desc { + + Vector Convert Bottom and Vector Convert Top do one of the following: • convert the half-precision value in the top or bottom half of a single-precision register to single-precision and write the result to a single-precision register • convert the value in a single-precision register to half-precision and write the result into the top or bottom half of a single-precision register, preserving the other half of the target register. Depending on settings in the CPACR, NSACR, HCPTR, and FPEXC registers, and the security state and mode in which the instruction is executed, an attempt to execute the instruction might be UNDEFINED, or trapped to Hyp mode. Summary of general controls of CP10 and CP11 functionality on page B1-1230 summarizes these controls. + +} + +@encoding (T1) { + + @word 1 1 1 0 1 1 1 0 1 D(1) 1 1 0 0 1 op(1) Vd(4) 1 0 1 0 T(1) 1 M(1) 0 Vm(4) + + @syntax { + + @subid 1269 + + @assert { + + op == 0 + T == 0 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + swvec_M = SingleWordVector(Vm:M) + + } + + @asm vcvtb.f32.f16 swvec_D swvec_M + + } + + @syntax { + + @subid 1270 + + @assert { + + op == 0 + T == 1 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + swvec_M = SingleWordVector(Vm:M) + + } + + @asm vcvtt.f32.f16 swvec_D swvec_M + + } + + @syntax { + + @subid 1271 + + @assert { + + op == 1 + T == 0 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + swvec_M = SingleWordVector(Vm:M) + + } + + @asm vcvtb.f16.f32 swvec_D swvec_M + + } + + @syntax { + + @subid 1272 + + @assert { + + op == 1 + T == 1 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + swvec_M = SingleWordVector(Vm:M) + + } + + @asm vcvtt.f16.f32 swvec_D swvec_M + + } + +} + +@encoding (A1) { + + @word 1 1 1 0 1 1 1 0 1 D(1) 1 1 0 0 1 op(1) Vd(4) 1 0 1 0 T(1) 1 M(1) 0 Vm(4) + + @syntax { + + @subid 1273 + + @assert { + + op == 0 + T == 0 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + swvec_M = SingleWordVector(Vm:M) + + } + + @asm vcvtb.f32.f16 swvec_D swvec_M + + } + + @syntax { + + @subid 1274 + + @assert { + + op == 0 + T == 1 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + swvec_M = SingleWordVector(Vm:M) + + } + + @asm vcvtt.f32.f16 swvec_D swvec_M + + } + + @syntax { + + @subid 1275 + + @assert { + + op == 1 + T == 0 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + swvec_M = SingleWordVector(Vm:M) + + } + + @asm vcvtb.f16.f32 swvec_D swvec_M + + } + + @syntax { + + @subid 1276 + + @assert { + + op == 1 + T == 1 + + } + + @conv { + + swvec_D = SingleWordVector(Vd:D) + swvec_M = SingleWordVector(Vm:M) + + } + + @asm vcvtt.f16.f32 swvec_D swvec_M + + } + +} + diff --git a/plugins/arm/v7/opdefs/A88312_vdiv.d b/plugins/arm/v7/opdefs/A88312_vdiv.d index a7e6a24..6500a3c 100644 --- a/plugins/arm/v7/opdefs/A88312_vdiv.d +++ b/plugins/arm/v7/opdefs/A88312_vdiv.d @@ -23,7 +23,7 @@ @title VDIV -@id 301 +@id 305 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 1237 + @subid 1277 @assert { @@ -59,7 +59,7 @@ @syntax { - @subid 1238 + @subid 1278 @assert { @@ -87,7 +87,7 @@ @syntax { - @subid 1239 + @subid 1279 @assert { @@ -109,7 +109,7 @@ @syntax { - @subid 1240 + @subid 1280 @assert { diff --git a/plugins/arm/v7/opdefs/A88314_vdup.d b/plugins/arm/v7/opdefs/A88314_vdup.d index a9f59ad..edba821 100644 --- a/plugins/arm/v7/opdefs/A88314_vdup.d +++ b/plugins/arm/v7/opdefs/A88314_vdup.d @@ -23,7 +23,7 @@ @title VDUP (ARM core register) -@id 302 +@id 306 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 1241 + @subid 1281 @assert { @@ -60,7 +60,7 @@ @syntax { - @subid 1242 + @subid 1282 @assert { @@ -83,7 +83,7 @@ @syntax { - @subid 1243 + @subid 1283 @assert { @@ -106,7 +106,7 @@ @syntax { - @subid 1244 + @subid 1284 @assert { @@ -129,7 +129,7 @@ @syntax { - @subid 1245 + @subid 1285 @assert { @@ -152,7 +152,7 @@ @syntax { - @subid 1246 + @subid 1286 @assert { @@ -181,7 +181,7 @@ @syntax { - @subid 1247 + @subid 1287 @assert { @@ -204,7 +204,7 @@ @syntax { - @subid 1248 + @subid 1288 @assert { @@ -227,7 +227,7 @@ @syntax { - @subid 1249 + @subid 1289 @assert { @@ -250,7 +250,7 @@ @syntax { - @subid 1250 + @subid 1290 @assert { @@ -273,7 +273,7 @@ @syntax { - @subid 1251 + @subid 1291 @assert { @@ -296,7 +296,7 @@ @syntax { - @subid 1252 + @subid 1292 @assert { diff --git a/plugins/arm/v7/opdefs/A88315_veor.d b/plugins/arm/v7/opdefs/A88315_veor.d index 43a2983..e722727 100644 --- a/plugins/arm/v7/opdefs/A88315_veor.d +++ b/plugins/arm/v7/opdefs/A88315_veor.d @@ -23,7 +23,7 @@ @title VEOR -@id 303 +@id 307 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 1253 + @subid 1293 @assert { @@ -59,7 +59,7 @@ @syntax { - @subid 1254 + @subid 1294 @assert { @@ -87,7 +87,7 @@ @syntax { - @subid 1255 + @subid 1295 @assert { @@ -109,7 +109,7 @@ @syntax { - @subid 1256 + @subid 1296 @assert { diff --git a/plugins/arm/v7/opdefs/A88316_vext.d b/plugins/arm/v7/opdefs/A88316_vext.d new file mode 100644 index 0000000..285e2ec --- /dev/null +++ b/plugins/arm/v7/opdefs/A88316_vext.d @@ -0,0 +1,137 @@ + +/* Chrysalide - Outil d'analyse de fichiers binaires + * ##FILE## - traduction d'instructions ARMv7 + * + * Copyright (C) 2017 Cyrille Bagard + * + * This file is part of Chrysalide. + * + * Chrysalide is free software; you can redistribute it and/or modify + * it under the terms of the GNU General Public License as published by + * the Free Software Foundation; either version 3 of the License, or + * (at your option) any later version. + * + * Chrysalide is distributed in the hope that it will be useful, + * but WITHOUT ANY WARRANTY; without even the implied warranty of + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the + * GNU General Public License for more details. + * + * You should have received a copy of the GNU General Public License + * along with Chrysalide. If not, see <http://www.gnu.org/licenses/>. + */ + + +@title VEXT + +@id 308 + +@desc { + + Vector Extract extracts elements from the bottom end of the second operand vector and the top end of the first, concatenates them and places the result in the destination vector. See Figure A8-1 for an example. The elements of the vectors are treated as being 8-bit fields. There is no distinction between data types. 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 Vm Vn Vd Figure A8-1 VEXT doubleword operation for imm = 3 Depending on settings in the CPACR, NSACR, and HCPTR registers, and the security state and mode in which the instruction is executed, an attempt to execute the instruction might be UNDEFINED, or trapped to Hyp mode. Summary of access controls for Advanced SIMD functionality on page B1-1232 summarizes these controls. ARM deprecates the conditional execution of any Advanced SIMD instruction encoding that is not also available as a VFP instruction encoding, see Conditional execution on page A8-288. + +} + +@encoding (T1) { + + @word 1 1 1 0 1 1 1 1 1 D(1) 1 1 Vn(4) Vd(4) imm4(4) N(1) Q(1) M(1) 0 Vm(4) + + @syntax { + + @subid 1297 + + @assert { + + Q == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + imm = Multiplication(8, imm4) + + } + + @asm vext.8 ?qwvec_D qwvec_N qwvec_M imm + + } + + @syntax { + + @subid 1298 + + @assert { + + Q == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + imm = Multiplication(8, imm4) + + } + + @asm vext.8 ?dwvec_D dwvec_N dwvec_M imm + + } + +} + +@encoding (A1) { + + @word 1 1 1 0 1 1 1 1 1 D(1) 1 1 Vn(4) Vd(4) imm4(4) N(1) Q(1) M(1) 0 Vm(4) + + @syntax { + + @subid 1299 + + @assert { + + Q == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + imm = Multiplication(8, imm4) + + } + + @asm vext.8 ?qwvec_D qwvec_N qwvec_M imm + + } + + @syntax { + + @subid 1300 + + @assert { + + Q == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + imm = Multiplication(8, imm4) + + } + + @asm vext.8 ?dwvec_D dwvec_N dwvec_M imm + + } + +} + diff --git a/plugins/arm/v7/opdefs/A88317_vfm.d b/plugins/arm/v7/opdefs/A88317_vfm.d index 7e29823..f0c1f9e 100644 --- a/plugins/arm/v7/opdefs/A88317_vfm.d +++ b/plugins/arm/v7/opdefs/A88317_vfm.d @@ -23,7 +23,7 @@ @title VFMA, VFMS -@id 304 +@id 309 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 1257 + @subid 1301 @assert { @@ -61,7 +61,7 @@ @syntax { - @subid 1258 + @subid 1302 @assert { @@ -85,7 +85,7 @@ @syntax { - @subid 1259 + @subid 1303 @assert { @@ -109,7 +109,7 @@ @syntax { - @subid 1260 + @subid 1304 @assert { @@ -139,7 +139,7 @@ @syntax { - @subid 1261 + @subid 1305 @assert { @@ -162,7 +162,7 @@ @syntax { - @subid 1262 + @subid 1306 @assert { @@ -185,7 +185,7 @@ @syntax { - @subid 1263 + @subid 1307 @assert { @@ -208,7 +208,7 @@ @syntax { - @subid 1264 + @subid 1308 @assert { @@ -237,7 +237,7 @@ @syntax { - @subid 1265 + @subid 1309 @assert { @@ -261,7 +261,7 @@ @syntax { - @subid 1266 + @subid 1310 @assert { @@ -285,7 +285,7 @@ @syntax { - @subid 1267 + @subid 1311 @assert { @@ -309,7 +309,7 @@ @syntax { - @subid 1268 + @subid 1312 @assert { @@ -339,7 +339,7 @@ @syntax { - @subid 1269 + @subid 1313 @assert { @@ -362,7 +362,7 @@ @syntax { - @subid 1270 + @subid 1314 @assert { @@ -385,7 +385,7 @@ @syntax { - @subid 1271 + @subid 1315 @assert { @@ -408,7 +408,7 @@ @syntax { - @subid 1272 + @subid 1316 @assert { diff --git a/plugins/arm/v7/opdefs/A88318_vfnm.d b/plugins/arm/v7/opdefs/A88318_vfnm.d index 55fb5c6..78adeb2 100644 --- a/plugins/arm/v7/opdefs/A88318_vfnm.d +++ b/plugins/arm/v7/opdefs/A88318_vfnm.d @@ -23,7 +23,7 @@ @title VFNMA, VFNMS -@id 305 +@id 310 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 1273 + @subid 1317 @assert { @@ -60,7 +60,7 @@ @syntax { - @subid 1274 + @subid 1318 @assert { @@ -83,7 +83,7 @@ @syntax { - @subid 1275 + @subid 1319 @assert { @@ -106,7 +106,7 @@ @syntax { - @subid 1276 + @subid 1320 @assert { @@ -135,7 +135,7 @@ @syntax { - @subid 1277 + @subid 1321 @assert { @@ -158,7 +158,7 @@ @syntax { - @subid 1278 + @subid 1322 @assert { @@ -181,7 +181,7 @@ @syntax { - @subid 1279 + @subid 1323 @assert { @@ -204,7 +204,7 @@ @syntax { - @subid 1280 + @subid 1324 @assert { diff --git a/plugins/arm/v7/opdefs/A88319_vh.d b/plugins/arm/v7/opdefs/A88319_vh.d index 1ee7888..5311f11 100644 --- a/plugins/arm/v7/opdefs/A88319_vh.d +++ b/plugins/arm/v7/opdefs/A88319_vh.d @@ -23,7 +23,7 @@ @title VHADD, VHSUB -@id 306 +@id 311 @desc { @@ -37,7 +37,7 @@ @syntax { - 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See the + * GNU General Public License for more details. + * + * You should have received a copy of the GNU General Public License + * along with Chrysalide. If not, see <http://www.gnu.org/licenses/>. + */ + + +@title VMLA, VMLAL, VMLS, VMLSL (integer) + +@id 314 + +@desc { + + Vector Multiply Accumulate and Vector Multiply Subtract multiply corresponding elements in two vectors, and either add the products to, or subtract them from, the corresponding elements of the destination vector. Vector Multiply Accumulate Long and Vector Multiply Subtract Long do the same thing, but with destination vector elements that are twice as long as the elements that are multiplied. Depending on settings in the CPACR, NSACR, and HCPTR registers, and the security state and mode in which the instruction is executed, an attempt to execute the instruction might be UNDEFINED, or trapped to Hyp mode. Summary of access controls for Advanced SIMD functionality on page B1-1232 summarizes these controls. ARM deprecates the conditional execution of any Advanced SIMD instruction encoding that is not also available as a VFP instruction encoding, see Conditional execution on page A8-288. + +} + +@encoding (T1) { + + @word 1 1 1 op(1) 1 1 1 1 0 D(1) size(2) Vn(4) Vd(4) 1 0 0 1 N(1) Q(1) M(1) 0 Vm(4) + + @syntax { + + @subid 1429 + + @assert { + + Q == 1 + op == 0 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmla.i8 qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1430 + + @assert { + + Q == 1 + op == 0 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmla.i16 qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1431 + + @assert { + + Q == 1 + op == 0 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmla.i32 qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1432 + + @assert { + + Q == 1 + op == 1 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmls.i8 qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1433 + + @assert { + + Q == 1 + op == 1 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmls.i16 qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1434 + + @assert { + + Q == 1 + op == 1 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmls.i32 qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1435 + + @assert { + + Q == 0 + op == 0 + size == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + 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+ + op == 0 + U == 0 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmlal.s32 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1444 + + @assert { + + op == 0 + U == 1 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmlal.u8 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1445 + + @assert { + + op == 0 + U == 1 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmlal.u16 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1446 + + @assert { + + op == 0 + U == 1 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmlal.u32 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1447 + + @assert { + + op == 1 + U == 0 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmlsl.s8 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1448 + + @assert { + + op == 1 + U == 0 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmlsl.s16 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1449 + + @assert { + + op == 1 + U == 0 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmlsl.s32 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1450 + + @assert { + + op == 1 + U == 1 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmlsl.u8 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1451 + + @assert { + + op == 1 + U == 1 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmlsl.u16 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1452 + + @assert { + + op == 1 + U == 1 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmlsl.u32 qwvec_D dwvec_N dwvec_M + + } + +} + +@encoding (A1) { + + @word 1 1 1 op(1) 1 1 1 1 0 D(1) size(2) Vn(4) Vd(4) 1 0 0 1 N(1) Q(1) M(1) 0 Vm(4) + + @syntax { + + @subid 1453 + + @assert { + + Q == 1 + op == 0 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmla.i8 qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1454 + + @assert { + + Q == 1 + op == 0 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmla.i16 qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1455 + + @assert { + + Q == 1 + op == 0 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmla.i32 qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1456 + + @assert { + + Q == 1 + op == 1 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmls.i8 qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1457 + + @assert { + + Q == 1 + op == 1 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmls.i16 qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1458 + + @assert { + + Q == 1 + op == 1 + size == 10 + + } + + @conv { + + qwvec_D = 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@conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmls.i8 dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1463 + + @assert { + + Q == 0 + op == 1 + size == 1 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmls.i16 dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1464 + + @assert { + + Q == 0 + op == 1 + size == 10 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmls.i32 dwvec_D dwvec_N dwvec_M + + } + +} + +@encoding (A2) { + + @word 1 1 1 U(1) 1 1 1 1 1 D(1) size(2) Vn(4) Vd(4) 1 0 op(1) 0 N(1) 0 M(1) 0 Vm(4) + + @syntax { + + @subid 1465 + + @assert { + + op == 0 + U == 0 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmlal.s8 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1466 + + @assert { + + op == 0 + U == 0 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmlal.s16 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1467 + + @assert { + + op == 0 + U == 0 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmlal.s32 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1468 + + @assert { + + op == 0 + U == 1 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmlal.u8 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1469 + + @assert { + + op == 0 + U == 1 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = 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DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmlsl.s32 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1474 + + @assert { + + op == 1 + U == 1 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmlsl.u8 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1475 + + @assert { + + op == 1 + U == 1 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmlsl.u16 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1476 + + @assert { + + op == 1 + U == 1 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmlsl.u32 qwvec_D dwvec_N dwvec_M + + } + +} + diff --git a/plugins/arm/v7/opdefs/A88337_vmla.d b/plugins/arm/v7/opdefs/A88337_vmla.d index e124a30..94d2817 100644 --- a/plugins/arm/v7/opdefs/A88337_vmla.d +++ b/plugins/arm/v7/opdefs/A88337_vmla.d @@ -23,7 +23,7 @@ @title VMLA, VMLS (floating-point) -@id 309 +@id 315 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 1385 + @subid 1477 @assert { @@ -61,7 +61,7 @@ @syntax { - @subid 1386 + @subid 1478 @assert { @@ -85,7 +85,7 @@ @syntax { - @subid 1387 + @subid 1479 @assert { @@ -109,7 +109,7 @@ @syntax { - @subid 1388 + @subid 1480 @assert { @@ -139,7 +139,7 @@ @syntax { - @subid 1389 + @subid 1481 @assert { @@ -162,7 +162,7 @@ @syntax { - @subid 1390 + @subid 1482 @assert { @@ -185,7 +185,7 @@ @syntax { - @subid 1391 + @subid 1483 @assert { @@ -208,7 +208,7 @@ @syntax { - @subid 1392 + @subid 1484 @assert { @@ -237,7 +237,7 @@ @syntax { - @subid 1393 + @subid 1485 @assert { @@ -261,7 +261,7 @@ @syntax { - @subid 1394 + @subid 1486 @assert { @@ -285,7 +285,7 @@ @syntax { - @subid 1395 + @subid 1487 @assert { @@ -309,7 +309,7 @@ @syntax { - @subid 1396 + @subid 1488 @assert { @@ -339,7 +339,7 @@ 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without even the implied warranty of + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the + * GNU General Public License for more details. + * + * You should have received a copy of the GNU General Public License + * along with Chrysalide. If not, see <http://www.gnu.org/licenses/>. + */ + + +@title VMOV (between ARM core register and single-precision register) + +@id 316 + +@desc { + + This instruction transfers the contents of a single-precision Floating-point register to an ARM core register, or the contents of an ARM core register to a single-precision Floating-point register. Depending on settings in the CPACR, NSACR, HCPTR, and FPEXC registers, and the security state and mode in which the instruction is executed, an attempt to execute the instruction might be UNDEFINED, or trapped to Hyp mode. Summary of general controls of CP10 and CP11 functionality on page B1-1230 summarizes these controls. + +} + +@encoding (T1) { + + @word 1 1 1 0 1 1 1 0 0 0 0 op(1) Vn(4) Rt(4) 1 0 1 0 N(1) 0 0 1 0 0 0 0 + + @syntax { + + @subid 1493 + + @assert { + + op == 0 + + } + + @conv { + + swvec_N = SingleWordVector(Vn:N) + reg_T = Register(Rt) + + } + + @asm vmov swvec_N reg_T + + } + + @syntax { + + @subid 1494 + + @assert { + + op == 1 + + } + + @conv { + + reg_T = Register(Rt) + swvec_N = SingleWordVector(Vn:N) + + } + + @asm vmov reg_T swvec_N + + } + +} + +@encoding (A1) { + + @word 1 1 1 0 1 1 1 0 0 0 0 op(1) Vn(4) Rt(4) 1 0 1 0 N(1) 0 0 1 0 0 0 0 + + @syntax { + + @subid 1495 + + @assert { + + op == 0 + + } + + @conv { + + swvec_N = SingleWordVector(Vn:N) + reg_T = Register(Rt) + + } + + @asm vmov swvec_N reg_T + + } + + @syntax { + + @subid 1496 + + @assert { + + op == 1 + + } + + @conv { + + reg_T = Register(Rt) + swvec_N = SingleWordVector(Vn:N) + + } + + @asm vmov reg_T swvec_N + + } + +} + diff --git a/plugins/arm/v7/opdefs/A88344_vmov.d b/plugins/arm/v7/opdefs/A88344_vmov.d new file mode 100644 index 0000000..a3de0b8 --- /dev/null +++ b/plugins/arm/v7/opdefs/A88344_vmov.d @@ -0,0 +1,137 @@ + +/* Chrysalide - Outil d'analyse de fichiers binaires + * ##FILE## - traduction d'instructions ARMv7 + * + * Copyright (C) 2017 Cyrille Bagard + * + * This file is part of Chrysalide. + * + * Chrysalide is free software; you can redistribute it and/or modify + * it under the terms of the GNU General Public License as published by + * the Free Software Foundation; either version 3 of the License, or + * (at your option) any later version. + * + * Chrysalide is distributed in the hope that it will be useful, + * but WITHOUT ANY WARRANTY; without even the implied warranty of + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the + * GNU General Public License for more details. + * + * You should have received a copy of the GNU General Public License + * along with Chrysalide. If not, see <http://www.gnu.org/licenses/>. + */ + + +@title VMOV (between two ARM core registers and two single-precision registers) + +@id 317 + +@desc { + + This instruction transfers the contents of two consecutively numbered single-precision Floating-point registers to two ARM core registers, or the contents of two ARM core registers to a pair of single-precision Floating-point registers. The ARM core registers do not have to be contiguous. Depending on settings in the CPACR, NSACR, HCPTR, and FPEXC registers, and the security state and mode in which the instruction is executed, an attempt to execute the instruction might be UNDEFINED, or trapped to Hyp mode. Summary of general controls of CP10 and CP11 functionality on page B1-1230 summarizes these controls. + +} + +@encoding (T1) { + + @word 1 1 1 0 1 1 0 0 0 1 0 op(1) Rt2(4) Rt(4) 1 0 1 0 0 0 M(1) 1 Vm(4) + + @syntax { + + @subid 1497 + + @assert { + + op == 0 + + } + + @conv { + + swvec_M = SingleWordVector(Vm:M) + reg_Sm1 = NexSingleWordVector(swvec_M) + reg_T = Register(Rt) + reg_T2 = Register(Rt2) + + } + + @asm vmov swvec_M reg_Sm1 reg_T reg_T2 + + } + + @syntax { + + @subid 1498 + + @assert { + + op == 1 + + } + + @conv { + + reg_T = Register(Rt) + reg_T2 = Register(Rt2) + swvec_M = SingleWordVector(Vm:M) + reg_Sm1 = NexSingleWordVector(swvec_M) + + } + + @asm vmov reg_T reg_T2 swvec_M reg_Sm1 + + } + +} + +@encoding (A1) { + + @word 1 1 1 0 1 1 0 0 0 1 0 op(1) Rt2(4) Rt(4) 1 0 1 0 0 0 M(1) 1 Vm(4) + + @syntax { + + @subid 1499 + + @assert { + + op == 0 + + } + + @conv { + + swvec_M = SingleWordVector(Vm:M) + reg_Sm1 = NexSingleWordVector(swvec_M) + reg_T = Register(Rt) + reg_T2 = Register(Rt2) + + } + + @asm vmov swvec_M reg_Sm1 reg_T reg_T2 + + } + + @syntax { + + @subid 1500 + + @assert { + + op == 1 + + } + + @conv { + + reg_T = Register(Rt) + reg_T2 = Register(Rt2) + swvec_M = SingleWordVector(Vm:M) + reg_Sm1 = NexSingleWordVector(swvec_M) + + } + + @asm vmov reg_T reg_T2 swvec_M reg_Sm1 + + } + +} + diff --git a/plugins/arm/v7/opdefs/A88345_vmov.d b/plugins/arm/v7/opdefs/A88345_vmov.d index f6b9d31..18c6dfa 100644 --- a/plugins/arm/v7/opdefs/A88345_vmov.d +++ b/plugins/arm/v7/opdefs/A88345_vmov.d @@ -23,7 +23,7 @@ @title VMOV (between two ARM core registers and a doubleword extension register) -@id 310 +@id 318 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 1401 + @subid 1501 @assert { @@ -59,7 +59,7 @@ @syntax { - @subid 1402 + @subid 1502 @assert { @@ -87,7 +87,7 @@ @syntax { - @subid 1403 + @subid 1503 @assert { @@ -109,7 +109,7 @@ @syntax { - @subid 1404 + @subid 1504 @assert { diff --git a/plugins/arm/v7/opdefs/A88346_vmovl.d b/plugins/arm/v7/opdefs/A88346_vmovl.d index 6e0c15a..4c73e88 100644 --- a/plugins/arm/v7/opdefs/A88346_vmovl.d +++ b/plugins/arm/v7/opdefs/A88346_vmovl.d @@ -23,7 +23,7 @@ @title VMOVL -@id 311 +@id 319 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 1405 + @subid 1505 @assert { @@ -59,7 +59,7 @@ @syntax { - @subid 1406 + @subid 1506 @assert { @@ -81,7 +81,7 @@ @syntax { - @subid 1407 + @subid 1507 @assert { @@ -103,7 +103,7 @@ @syntax { - @subid 1408 + @subid 1508 @assert { @@ -125,7 +125,7 @@ @syntax { - @subid 1409 + @subid 1509 @assert { @@ -147,7 +147,7 @@ @syntax { - @subid 1410 + @subid 1510 @assert { @@ -175,7 +175,7 @@ @syntax { - @subid 1411 + @subid 1511 @assert { @@ -197,7 +197,7 @@ @syntax { - @subid 1412 + @subid 1512 @assert { @@ -219,7 +219,7 @@ @syntax { - @subid 1413 + @subid 1513 @assert { @@ -241,7 +241,7 @@ @syntax { - @subid 1414 + @subid 1514 @assert { @@ -263,7 +263,7 @@ @syntax { - @subid 1415 + @subid 1515 @assert { @@ -285,7 +285,7 @@ @syntax { - @subid 1416 + @subid 1516 @assert { diff --git a/plugins/arm/v7/opdefs/A88347_vmovn.d b/plugins/arm/v7/opdefs/A88347_vmovn.d index bcb00a2..1f9f1a1 100644 --- a/plugins/arm/v7/opdefs/A88347_vmovn.d +++ b/plugins/arm/v7/opdefs/A88347_vmovn.d @@ -23,7 +23,7 @@ @title VMOVN -@id 312 +@id 320 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 1417 + @subid 1517 @assert { @@ -58,7 +58,7 @@ @syntax { - @subid 1418 + @subid 1518 @assert { @@ -79,7 +79,7 @@ @syntax { - @subid 1419 + @subid 1519 @assert { @@ -106,7 +106,7 @@ @syntax { - @subid 1420 + @subid 1520 @assert { @@ -127,7 +127,7 @@ @syntax { - @subid 1421 + @subid 1521 @assert { @@ -148,7 +148,7 @@ @syntax { - @subid 1422 + @subid 1522 @assert { diff --git a/plugins/arm/v7/opdefs/A88348_vmrs.d b/plugins/arm/v7/opdefs/A88348_vmrs.d new file mode 100644 index 0000000..182b77f --- /dev/null +++ b/plugins/arm/v7/opdefs/A88348_vmrs.d @@ -0,0 +1,75 @@ + +/* Chrysalide - Outil d'analyse de fichiers binaires + * ##FILE## - traduction d'instructions ARMv7 + * + * Copyright (C) 2017 Cyrille Bagard + * + * This file is part of Chrysalide. + * + * Chrysalide is free software; you can redistribute it and/or modify + * it under the terms of the GNU General Public License as published by + * the Free Software Foundation; either version 3 of the License, or + * (at your option) any later version. + * + * Chrysalide is distributed in the hope that it will be useful, + * but WITHOUT ANY WARRANTY; without even the implied warranty of + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the + * GNU General Public License for more details. + * + * You should have received a copy of the GNU General Public License + * along with Chrysalide. If not, see <http://www.gnu.org/licenses/>. + */ + + +@title VMRS + +@id 321 + +@desc { + + Move to ARM core register from Advanced SIMD and Floating-point Extension System Register moves the value of the FPSCR to an ARM core register. For details of system level use of this instruction, see VMRS on page B9-2012. Depending on settings in the CPACR, NSACR, HCPTR, and FPEXC registers, and the security state and mode in which the instruction is executed, an attempt to execute the instruction might be UNDEFINED, or trapped to Hyp mode. Summary of general controls of CP10 and CP11 functionality on page B1-1230 and Summary of access controls for Advanced SIMD functionality on page B1-1232 summarize these controls. + +} + +@encoding (T1) { + + @word 1 1 1 0 1 1 1 0 1 1 1 1 0 0 0 1 Rt(4) 1 0 1 0 0 0 0 1 0 0 0 0 + + @syntax { + + @subid 1523 + + @conv { + + reg_T = Register(Rt) + reg_FPSCR = SpecReg(SRT_FPSCR) + + } + + @asm vmrs reg_T reg_FPSCR + + } + +} + +@encoding (A1) { + + @word 1 1 1 0 1 1 1 0 1 1 1 1 0 0 0 1 Rt(4) 1 0 1 0 0 0 0 1 0 0 0 0 + + @syntax { + + @subid 1524 + + @conv { + + reg_T = Register(Rt) + reg_FPSCR = SpecReg(SRT_FPSCR) + + } + + @asm vmrs reg_T reg_FPSCR + + } + +} + diff --git a/plugins/arm/v7/opdefs/A88349_vmsr.d b/plugins/arm/v7/opdefs/A88349_vmsr.d new file mode 100644 index 0000000..cda0610 --- /dev/null +++ b/plugins/arm/v7/opdefs/A88349_vmsr.d @@ -0,0 +1,75 @@ + +/* Chrysalide - Outil d'analyse de fichiers binaires + * ##FILE## - traduction d'instructions ARMv7 + * + * Copyright (C) 2017 Cyrille Bagard + * + * This file is part of Chrysalide. + * + * Chrysalide is free software; you can redistribute it and/or modify + * it under the terms of the GNU General Public License as published by + * the Free Software Foundation; either version 3 of the License, or + * (at your option) any later version. + * + * Chrysalide is distributed in the hope that it will be useful, + * but WITHOUT ANY WARRANTY; without even the implied warranty of + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the + * GNU General Public License for more details. + * + * You should have received a copy of the GNU General Public License + * along with Chrysalide. If not, see <http://www.gnu.org/licenses/>. + */ + + +@title VMSR + +@id 322 + +@desc { + + Move to Advanced SIMD and Floating-point Extension System Register from ARM core register moves the value of an ARM core register to the FPSCR. For details of system level use of this instruction, see VMSR on page B9-2014. Depending on settings in the CPACR, NSACR, HCPTR, and FPEXC registers, and the security state and mode in which the instruction is executed, an attempt to execute the instruction might be UNDEFINED, or trapped to Hyp mode. Summary of general controls of CP10 and CP11 functionality on page B1-1230 and Summary of access controls for Advanced SIMD functionality on page B1-1232 summarize these controls. + +} + +@encoding (T1) { + + @word 1 1 1 0 1 1 1 0 1 1 1 0 0 0 0 1 Rt(4) 1 0 1 0 0 0 0 1 0 0 0 0 + + @syntax { + + @subid 1525 + + @conv { + + reg_FPSCR = SpecReg(SRT_FPSCR) + reg_T = Register(Rt) + + } + + @asm vmsr reg_FPSCR reg_T + + } + +} + +@encoding (A1) { + + @word 1 1 1 0 1 1 1 0 1 1 1 0 0 0 0 1 Rt(4) 1 0 1 0 0 0 0 1 0 0 0 0 + + @syntax { + + @subid 1526 + + @conv { + + reg_FPSCR = SpecReg(SRT_FPSCR) + reg_T = Register(Rt) + + } + + @asm vmsr reg_FPSCR reg_T + + } + +} + diff --git a/plugins/arm/v7/opdefs/A88350_vmul.d b/plugins/arm/v7/opdefs/A88350_vmul.d new file mode 100644 index 0000000..4b1271a --- /dev/null +++ b/plugins/arm/v7/opdefs/A88350_vmul.d @@ -0,0 +1,1065 @@ + +/* Chrysalide - Outil d'analyse de fichiers binaires + * ##FILE## - traduction d'instructions ARMv7 + * + * Copyright (C) 2017 Cyrille Bagard + * + * This file is part of Chrysalide. + * + * Chrysalide is free software; you can redistribute it and/or modify + * it under the terms of the GNU General Public License as published by + * the Free Software Foundation; either version 3 of the License, or + * (at your option) any later version. + * + * Chrysalide is distributed in the hope that it will be useful, + * but WITHOUT ANY WARRANTY; without even the implied warranty of + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the + * GNU General Public License for more details. + * + * You should have received a copy of the GNU General Public License + * along with Chrysalide. If not, see <http://www.gnu.org/licenses/>. + */ + + +@title VMUL, VMULL (integer and polynomial) + +@id 323 + +@desc { + + Vector Multiply multiplies corresponding elements in two vectors. Vector Multiply Long does the same thing, but with destination vector elements that are twice as long as the elements that are multiplied. For information about multiplying polynomials see Polynomial arithmetic over {0, 1} on page A2-93. Depending on settings in the CPACR, NSACR, and HCPTR registers, and the security state and mode in which the instruction is executed, an attempt to execute the instruction might be UNDEFINED, or trapped to Hyp mode. Summary of access controls for Advanced SIMD functionality on page B1-1232 summarizes these controls. ARM deprecates the conditional execution of any Advanced SIMD instruction encoding that is not also available as a VFP instruction encoding, see Conditional execution on page A8-288. + +} + +@encoding (T1) { + + @word 1 1 1 op(1) 1 1 1 1 0 D(1) size(2) Vn(4) Vd(4) 1 0 0 1 N(1) Q(1) M(1) 1 Vm(4) + + @syntax { + + @subid 1527 + + @assert { + + Q == 1 + op == 0 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmul.i8 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1528 + + @assert { + + Q == 1 + op == 0 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmul.i16 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1529 + + @assert { + + Q == 1 + op == 0 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmul.i32 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1530 + + @assert { + + Q == 1 + op == 1 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmul.p8 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1531 + + @assert { + + Q == 1 + op == 1 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmul.p16 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1532 + + @assert { + + Q == 1 + op == 1 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmul.p32 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1533 + + @assert { + + Q == 0 + op == 0 + size == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmul.i8 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1534 + + @assert { + + Q == 0 + op == 0 + size == 1 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmul.i16 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1535 + + @assert { + + Q == 0 + op == 0 + size == 10 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmul.i32 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1536 + + @assert { + + Q == 0 + op == 1 + size == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmul.p8 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1537 + + @assert { + + Q == 0 + op == 1 + size == 1 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmul.p16 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1538 + + @assert { + + Q == 0 + op == 1 + size == 10 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmul.p32 ?dwvec_D dwvec_N dwvec_M + + } + +} + +@encoding (T2) { + + @word 1 1 1 U(1) 1 1 1 1 1 D(1) size(2) Vn(4) Vd(4) 1 1 op(1) 0 N(1) 0 M(1) 0 Vm(4) + + @syntax { + + @subid 1539 + + @assert { + + op == 0 + U == 0 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmull.s8 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1540 + + @assert { + + op == 0 + U == 0 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmull.s16 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1541 + + @assert { + + op == 0 + U == 0 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmull.s32 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1542 + + @assert { + + op == 0 + U == 1 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmull.u8 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1543 + + @assert { + + op == 0 + U == 1 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmull.u16 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1544 + + @assert { + + op == 0 + U == 1 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmull.u32 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1545 + + @assert { + + op == 1 + U == 0 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmull.p8 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1546 + + @assert { + + op == 1 + U == 0 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmull.p16 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1547 + + @assert { + + op == 1 + U == 0 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmull.p32 qwvec_D dwvec_N dwvec_M + + } + +} + +@encoding (A1) { + + @word 1 1 1 op(1) 1 1 1 1 0 D(1) size(2) Vn(4) Vd(4) 1 0 0 1 N(1) Q(1) M(1) 1 Vm(4) + + @syntax { + + @subid 1548 + + @assert { + + Q == 1 + op == 0 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmul.i8 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1549 + + @assert { + + Q == 1 + op == 0 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmul.i16 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1550 + + @assert { + + Q == 1 + op == 0 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmul.i32 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1551 + + @assert { + + Q == 1 + op == 1 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmul.p8 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1552 + + @assert { + + Q == 1 + op == 1 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmul.p16 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1553 + + @assert { + + Q == 1 + op == 1 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vmul.p32 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1554 + + @assert { + + Q == 0 + op == 0 + size == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmul.i8 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1555 + + @assert { + + Q == 0 + op == 0 + size == 1 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmul.i16 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1556 + + @assert { + + Q == 0 + op == 0 + size == 10 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmul.i32 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1557 + + @assert { + + Q == 0 + op == 1 + size == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmul.p8 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1558 + + @assert { + + Q == 0 + op == 1 + size == 1 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmul.p16 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1559 + + @assert { + + Q == 0 + op == 1 + size == 10 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmul.p32 ?dwvec_D dwvec_N dwvec_M + + } + +} + +@encoding (A2) { + + @word 1 1 1 U(1) 1 1 1 1 1 D(1) size(2) Vn(4) Vd(4) 1 1 op(1) 0 N(1) 0 M(1) 0 Vm(4) + + @syntax { + + @subid 1560 + + @assert { + + op == 0 + U == 0 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmull.s8 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1561 + + @assert { + + op == 0 + U == 0 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmull.s16 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1562 + + @assert { + + op == 0 + U == 0 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vmull.s32 qwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1563 + + @assert { + + op == 0 + U == 1 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = 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@@ @syntax { - @subid 1428 + @subid 1574 @assert { @@ -191,7 +191,7 @@ @syntax { - @subid 1429 + @subid 1575 @assert { @@ -213,7 +213,7 @@ @syntax { - @subid 1430 + @subid 1576 @assert { diff --git a/plugins/arm/v7/opdefs/A88353_vmvn.d b/plugins/arm/v7/opdefs/A88353_vmvn.d new file mode 100644 index 0000000..2801289 --- /dev/null +++ b/plugins/arm/v7/opdefs/A88353_vmvn.d @@ -0,0 +1,1277 @@ + +/* Chrysalide - Outil d'analyse de fichiers binaires + * ##FILE## - traduction d'instructions ARMv7 + * + * Copyright (C) 2017 Cyrille Bagard + * + * This file is part of Chrysalide. + * + * Chrysalide is free software; you can redistribute it and/or modify + * it under the terms of the GNU General Public License as published by + * the Free Software Foundation; either version 3 of the License, or + * (at your option) any later version. + * + * Chrysalide is distributed in the hope that it will be useful, + * but WITHOUT ANY WARRANTY; without even the implied warranty of + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the + * GNU General Public License for more details. + * + * You should have received a copy of the GNU General Public License + * along with Chrysalide. If not, see <http://www.gnu.org/licenses/>. + */ + + +@title VMVN (immediate) + +@id 325 + +@desc { + + Vector Bitwise NOT (immediate) places the bitwise inverse of an immediate integer constant into every element of the destination register. For the range of constants available, see One register and a modified immediate value on page A7-269. Depending on settings in the CPACR, NSACR, and HCPTR registers, and the security state and mode in which the instruction is executed, an attempt to execute the instruction might be UNDEFINED, or trapped to Hyp mode. Summary of access controls for Advanced SIMD functionality on page B1-1232 summarizes these controls. ARM deprecates the conditional execution of any Advanced SIMD instruction encoding that is not also available as a VFP instruction encoding, see Conditional execution on page A8-288. + +} + +@encoding (T1) { + + @word 1 1 1 i(1) 1 1 1 1 1 D(1) 0 0 0 imm3(3) Vd(4) cmode(4) 0 Q(1) 1 1 imm4(4) + + @syntax { + + @subid 1577 + + @assert { + + Q == 1 + cmode == 1000 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i16 qwvec_D imm64 + + } + + @syntax { + + @subid 1578 + + @assert { + + Q == 1 + cmode == 1001 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i16 qwvec_D imm64 + + } + + @syntax { + + @subid 1579 + + @assert { + + Q == 1 + cmode == 1010 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i16 qwvec_D imm64 + + } + + @syntax { + + @subid 1580 + + @assert { + + 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@conv { + + qwvec_D = QuadWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i32 qwvec_D imm64 + + } + + @syntax { + + @subid 1590 + + @assert { + + Q == 1 + cmode == 1101 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i32 qwvec_D imm64 + + } + + @syntax { + + @subid 1591 + + @assert { + + Q == 0 + cmode == 1000 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i16 dwvec_D imm64 + + } + + @syntax { + + @subid 1592 + + @assert { + + Q == 0 + cmode == 1001 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i16 dwvec_D imm64 + + } + + @syntax { + + @subid 1593 + + @assert { + + Q == 0 + cmode == 1010 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm 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dwvec_D = DoubleWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i32 dwvec_D imm64 + + } + + @syntax { + + @subid 1599 + + @assert { + + Q == 0 + cmode == 100 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i32 dwvec_D imm64 + + } + + @syntax { + + @subid 1600 + + @assert { + + Q == 0 + cmode == 101 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i32 dwvec_D imm64 + + } + + @syntax { + + @subid 1601 + + @assert { + + Q == 0 + cmode == 110 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i32 dwvec_D imm64 + + } + + @syntax { + + @subid 1602 + + @assert { + + Q == 0 + cmode == 111 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i32 dwvec_D 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+ + @assert { + + Q == 1 + cmode == 111 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i32 qwvec_D imm64 + + } + + @syntax { + + @subid 1617 + + @assert { + + Q == 1 + cmode == 1100 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i32 qwvec_D imm64 + + } + + @syntax { + + @subid 1618 + + @assert { + + Q == 1 + cmode == 1101 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i32 qwvec_D imm64 + + } + + @syntax { + + @subid 1619 + + @assert { + + Q == 0 + cmode == 1000 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i16 dwvec_D imm64 + + } + + @syntax { + + @subid 1620 + + @assert { + + Q == 0 + cmode == 1001 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + imm64 = 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+ @assert { + + Q == 0 + cmode == 10 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i32 dwvec_D imm64 + + } + + @syntax { + + @subid 1626 + + @assert { + + Q == 0 + cmode == 11 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i32 dwvec_D imm64 + + } + + @syntax { + + @subid 1627 + + @assert { + + Q == 0 + cmode == 100 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i32 dwvec_D imm64 + + } + + @syntax { + + @subid 1628 + + @assert { + + Q == 0 + cmode == 101 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + imm64 = AdvSIMDExpandImm('1', cmode, i:imm3:imm4) + + } + + @asm vmvn.i32 dwvec_D imm64 + + } + + @syntax { + + @subid 1629 + + @assert { + + Q == 0 + cmode == 110 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + imm64 = 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{ @@ -543,7 +543,7 @@ @syntax { - @subid 1597 + @subid 1799 @assert { @@ -568,7 +568,7 @@ @syntax { - @subid 1598 + @subid 1800 @assert { @@ -593,7 +593,7 @@ @syntax { - @subid 1599 + @subid 1801 @assert { @@ -618,7 +618,7 @@ @syntax { - @subid 1600 + @subid 1802 @assert { diff --git a/plugins/arm/v7/opdefs/A88366_vpmax.d b/plugins/arm/v7/opdefs/A88366_vpmax.d index badd9d8..d927f44 100644 --- a/plugins/arm/v7/opdefs/A88366_vpmax.d +++ b/plugins/arm/v7/opdefs/A88366_vpmax.d @@ -23,7 +23,7 @@ @title VPMAX, VPMIN (floating-point) -@id 326 +@id 338 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 1601 + @subid 1803 @assert { @@ -61,7 +61,7 @@ @syntax { - @subid 1602 + @subid 1804 @assert { @@ -91,7 +91,7 @@ @syntax { - @subid 1603 + @subid 1805 @assert { @@ -115,7 +115,7 @@ @syntax { - @subid 1604 + @subid 1806 @assert { diff --git a/plugins/arm/v7/opdefs/A88369_vqabs.d b/plugins/arm/v7/opdefs/A88369_vqabs.d index 98020e1..de4af39 100644 --- a/plugins/arm/v7/opdefs/A88369_vqabs.d +++ b/plugins/arm/v7/opdefs/A88369_vqabs.d @@ -23,7 +23,7 @@ @title VQABS -@id 327 +@id 339 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 1605 + @subid 1807 @assert { @@ -59,7 +59,7 @@ @syntax { - @subid 1606 + @subid 1808 @assert { @@ -81,7 +81,7 @@ @syntax { - @subid 1607 + @subid 1809 @assert { @@ -103,7 +103,7 @@ @syntax { - @subid 1608 + @subid 1810 @assert { @@ -125,7 +125,7 @@ @syntax { - @subid 1609 + @subid 1811 @assert { @@ -147,7 +147,7 @@ @syntax { - @subid 1610 + @subid 1812 @assert { @@ -175,7 +175,7 @@ @syntax { - @subid 1611 + @subid 1813 @assert { @@ -197,7 +197,7 @@ @syntax { - @subid 1612 + @subid 1814 @assert { @@ -219,7 +219,7 @@ @syntax { - @subid 1613 + @subid 1815 @assert { @@ -241,7 +241,7 @@ @syntax { - @subid 1614 + @subid 1816 @assert { @@ -263,7 +263,7 @@ @syntax { - @subid 1615 + @subid 1817 @assert { @@ -285,7 +285,7 @@ @syntax { - @subid 1616 + @subid 1818 @assert { diff --git a/plugins/arm/v7/opdefs/A88370_vqadd.d b/plugins/arm/v7/opdefs/A88370_vqadd.d new file mode 100644 index 0000000..d5cf213 --- /dev/null +++ b/plugins/arm/v7/opdefs/A88370_vqadd.d @@ -0,0 +1,813 @@ + +/* Chrysalide - Outil d'analyse de fichiers binaires + * ##FILE## - traduction d'instructions ARMv7 + * + * Copyright (C) 2017 Cyrille Bagard + * + * This file is part of Chrysalide. + * + * Chrysalide is free software; you can redistribute it and/or modify + * it under the terms of the GNU General Public License as published by + * the Free Software Foundation; either version 3 of the License, or + * (at your option) any later version. + * + * Chrysalide is distributed in the hope that it will be useful, + * but WITHOUT ANY WARRANTY; without even the implied warranty of + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the + * GNU General Public License for more details. + * + * You should have received a copy of the GNU General Public License + * along with Chrysalide. If not, see <http://www.gnu.org/licenses/>. + */ + + +@title VQADD + +@id 340 + +@desc { + + Vector Saturating Add adds the values of corresponding elements of two vectors, and places the results in the destination vector. If any of the results overflow, they are saturated. The cumulative saturation bit, FPSCR.QC, is set if saturation occurs. For details see Pseudocode details of saturation on page A2-44. Depending on settings in the CPACR, NSACR, and HCPTR registers, and the security state and mode in which the instruction is executed, an attempt to execute the instruction might be UNDEFINED, or trapped to Hyp mode. Summary of access controls for Advanced SIMD functionality on page B1-1232 summarizes these controls. ARM deprecates the conditional execution of any Advanced SIMD instruction encoding that is not also available as a VFP instruction encoding, see Conditional execution on page A8-288. + +} + +@encoding (T1) { + + @word 1 1 1 U(1) 1 1 1 1 0 D(1) size(2) Vn(4) Vd(4) 0 0 0 0 N(1) Q(1) M(1) 1 Vm(4) + + @syntax { + + @subid 1819 + + @assert { + + Q == 1 + U == 0 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqadd.s8 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1820 + + @assert { + + Q == 1 + U == 0 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqadd.s16 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1821 + + @assert { + + Q == 1 + U == 0 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqadd.s32 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1822 + + @assert { + + Q == 1 + U == 0 + size == 11 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqadd.s64 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1823 + + @assert { + + Q == 1 + U == 1 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqadd.u8 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1824 + + @assert { + + Q == 1 + U == 1 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqadd.u16 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1825 + + @assert { + + Q == 1 + U == 1 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqadd.u32 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1826 + + @assert { + + Q == 1 + U == 1 + size == 11 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqadd.u64 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1827 + + @assert { + + Q == 0 + U == 0 + size == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vqadd.s8 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1828 + + @assert { + + Q == 0 + U == 0 + size == 1 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vqadd.s16 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1829 + + @assert { + + Q == 0 + U == 0 + size == 10 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vqadd.s32 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1830 + + @assert { + + Q == 0 + U == 0 + size == 11 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vqadd.s64 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1831 + + @assert { + + Q == 0 + U == 1 + size == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vqadd.u8 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1832 + + @assert { + + Q == 0 + U == 1 + size == 1 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vqadd.u16 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1833 + + @assert { + + Q == 0 + U == 1 + size == 10 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = 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+ @subid 1837 + + @assert { + + Q == 1 + U == 0 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqadd.s32 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1838 + + @assert { + + Q == 1 + U == 0 + size == 11 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqadd.s64 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1839 + + @assert { + + Q == 1 + U == 1 + size == 0 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqadd.u8 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1840 + + @assert { + + Q == 1 + U == 1 + size == 1 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqadd.u16 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1841 + + @assert { + + Q == 1 + U == 1 + size == 10 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqadd.u32 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1842 + + @assert { + + Q == 1 + U == 1 + size == 11 + + } + + @conv { + + qwvec_D = QuadWordVector(D:Vd) + qwvec_N = QuadWordVector(N:Vn) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqadd.u64 ?qwvec_D qwvec_N qwvec_M + + } + + @syntax { + + @subid 1843 + + @assert { + + Q == 0 + U == 0 + size == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vqadd.s8 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1844 + + @assert { + + Q == 0 + U == 0 + size == 1 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vqadd.s16 ?dwvec_D dwvec_N dwvec_M + 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vqadd.u16 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1849 + + @assert { + + Q == 0 + U == 1 + size == 10 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vqadd.u32 ?dwvec_D dwvec_N dwvec_M + + } + + @syntax { + + @subid 1850 + + @assert { + + Q == 0 + U == 1 + size == 11 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + dwvec_N = DoubleWordVector(N:Vn) + dwvec_M = DoubleWordVector(M:Vm) + + } + + @asm vqadd.u64 ?dwvec_D dwvec_N dwvec_M + + } + +} + diff --git a/plugins/arm/v7/opdefs/A88374_vqmov.d b/plugins/arm/v7/opdefs/A88374_vqmov.d new file mode 100644 index 0000000..32a2dd0 --- /dev/null +++ b/plugins/arm/v7/opdefs/A88374_vqmov.d @@ -0,0 +1,441 @@ + +/* Chrysalide - Outil d'analyse de fichiers binaires + * ##FILE## - traduction d'instructions ARMv7 + * + * Copyright (C) 2017 Cyrille Bagard + * + * This file is part of Chrysalide. + * + * Chrysalide is free software; you can redistribute it and/or modify + * it under the terms of the GNU General Public License as published by + * the Free Software Foundation; either version 3 of the License, or + * (at your option) any later version. + * + * Chrysalide is distributed in the hope that it will be useful, + * but WITHOUT ANY WARRANTY; without even the implied warranty of + * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the + * GNU General Public License for more details. + * + * You should have received a copy of the GNU General Public License + * along with Chrysalide. If not, see <http://www.gnu.org/licenses/>. + */ + + +@title VQMOVN, VQMOVUN + +@id 341 + +@desc { + + Vector Saturating Move and Narrow copies each element of the operand vector to the corresponding element of the destination vector. The operand is a quadword vector. The elements can be any one of: • 16-bit, 32-bit, or 64-bit signed integers • 16-bit, 32-bit, or 64-bit unsigned integers. The result is a doubleword vector. The elements are half the length of the operand vector elements. If the operand is unsigned, the results are unsigned. If the operand is signed, the results can be signed or unsigned. If any of the results overflow, they are saturated. The cumulative saturation bit, FPSCR.QC, is set if saturation occurs. For details see Pseudocode details of saturation on page A2-44. Depending on settings in the CPACR, NSACR, and HCPTR registers, and the security state and mode in which the instruction is executed, an attempt to execute the instruction might be UNDEFINED, or trapped to Hyp mode. Summary of access controls for Advanced SIMD functionality on page B1-1232 summarizes these controls. ARM deprecates the conditional execution of any Advanced SIMD instruction encoding that is not also available as a VFP instruction encoding, see Conditional execution on page A8-288. + +} + +@encoding (T1) { + + @word 1 1 1 1 1 1 1 1 1 D(1) 1 1 size(2) 1 0 Vd(4) 0 0 1 0 op(2) M(1) 0 Vm(4) + + @syntax { + + @subid 1851 + + @assert { + + op == 1 + size == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqmovun.s16 dwvec_D qwvec_M + + } + + @syntax { + + @subid 1852 + + @assert { + + op == 1 + size == 1 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqmovun.s32 dwvec_D qwvec_M + + } + + @syntax { + + @subid 1853 + + @assert { + + op == 1 + size == 10 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqmovun.s64 dwvec_D qwvec_M + + } + + @syntax { + + @subid 1854 + + @assert { + + op == 10 + size == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqmovn.s16 dwvec_D qwvec_M + + } + + @syntax { + + @subid 1855 + + @assert { + + op == 10 + size == 1 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqmovn.s32 dwvec_D qwvec_M + + } + + @syntax { + + @subid 1856 + + @assert { + + op == 10 + size == 10 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqmovn.s64 dwvec_D qwvec_M + + } + + @syntax { + + @subid 1857 + + @assert { + + op == 11 + size == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqmovn.u16 dwvec_D qwvec_M + + } + + @syntax { + + @subid 1858 + + @assert { + + op == 11 + size == 1 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqmovn.u32 dwvec_D qwvec_M + + } + + @syntax { + + @subid 1859 + + @assert { + + op == 11 + size == 10 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqmovn.u64 dwvec_D qwvec_M + + } + +} + +@encoding (A1) { + + @word 1 1 1 1 1 1 1 1 1 D(1) 1 1 size(2) 1 0 Vd(4) 0 0 1 0 op(2) M(1) 0 Vm(4) + + @syntax { + + @subid 1860 + + @assert { + + op == 1 + size == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqmovun.s16 dwvec_D qwvec_M + + } + + @syntax { + + @subid 1861 + + @assert { + + op == 1 + size == 1 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqmovun.s32 dwvec_D qwvec_M + + } + + @syntax { + + @subid 1862 + + @assert { + + op == 1 + size == 10 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqmovun.s64 dwvec_D qwvec_M + + } + + @syntax { + + @subid 1863 + + @assert { + + op == 10 + size == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqmovn.s16 dwvec_D qwvec_M + + } + + @syntax { + + @subid 1864 + + @assert { + + op == 10 + size == 1 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqmovn.s32 dwvec_D qwvec_M + + } + + @syntax { + + @subid 1865 + + @assert { + + op == 10 + size == 10 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqmovn.s64 dwvec_D qwvec_M + + } + + @syntax { + + @subid 1866 + + @assert { + + op == 11 + size == 0 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqmovn.u16 dwvec_D qwvec_M + + } + + @syntax { + + @subid 1867 + + @assert { + + op == 11 + size == 1 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqmovn.u32 dwvec_D qwvec_M + + } + + @syntax { + + @subid 1868 + + @assert { + + op == 11 + size == 10 + + } + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + qwvec_M = QuadWordVector(M:Vm) + + } + + @asm vqmovn.u64 dwvec_D qwvec_M + + } + +} + diff --git a/plugins/arm/v7/opdefs/A88375_vqneg.d b/plugins/arm/v7/opdefs/A88375_vqneg.d index 8d5a1a0..408c817 100644 --- a/plugins/arm/v7/opdefs/A88375_vqneg.d +++ b/plugins/arm/v7/opdefs/A88375_vqneg.d @@ -23,7 +23,7 @@ @title VQNEG -@id 328 +@id 342 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 1617 + @subid 1869 @assert { @@ -59,7 +59,7 @@ @syntax { - @subid 1618 + @subid 1870 @assert { @@ -81,7 +81,7 @@ @syntax { - @subid 1619 + @subid 1871 @assert { @@ -103,7 +103,7 @@ @syntax { - @subid 1620 + @subid 1872 @assert { @@ -125,7 +125,7 @@ @syntax { - @subid 1621 + @subid 1873 @assert { @@ -147,7 +147,7 @@ @syntax { - @subid 1622 + @subid 1874 @assert { @@ -175,7 +175,7 @@ @syntax { - @subid 1623 + @subid 1875 @assert { @@ -197,7 +197,7 @@ @syntax { - @subid 1624 + @subid 1876 @assert { @@ -219,7 +219,7 @@ @syntax { - @subid 1625 + @subid 1877 @assert { @@ -241,7 +241,7 @@ @syntax { - @subid 1626 + @subid 1878 @assert { @@ -263,7 +263,7 @@ @syntax { - @subid 1627 + @subid 1879 @assert { @@ -285,7 +285,7 @@ @syntax { - @subid 1628 + @subid 1880 @assert { diff --git a/plugins/arm/v7/opdefs/A88377_vqrshl.d b/plugins/arm/v7/opdefs/A88377_vqrshl.d index f233245..3b2b83b 100644 --- a/plugins/arm/v7/opdefs/A88377_vqrshl.d +++ b/plugins/arm/v7/opdefs/A88377_vqrshl.d @@ -23,7 +23,7 @@ @title VQRSHL -@id 329 +@id 343 @desc { @@ -37,7 +37,7 @@ @syntax { - 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See the + * GNU General Public License for more details. + * + * You should have received a copy of the GNU General Public License + * along with Chrysalide. If not, see <http://www.gnu.org/licenses/>. + */ + + +@title VSTR + +@id 357 + +@desc { + + This instruction stores a single extension register to memory, using an address from an ARM core register, with an optional offset. Depending on settings in the CPACR, NSACR, HCPTR, and FPEXC registers, and the security state and mode in which the instruction is executed, an attempt to execute the instruction might be UNDEFINED, or trapped to Hyp mode. Summary of general controls of CP10 and CP11 functionality on page B1-1230 and Summary of access controls for Advanced SIMD functionality on page B1-1232 summarize these controls. + +} + +@encoding (T1) { + + @word 1 1 1 0 1 1 0 1 U(1) D(1) 0 0 Rn(4) Vd(4) 1 0 1 1 imm8(8) + + @syntax { + + @subid 2141 + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + reg_N = Register(Rn) + imm32 = ZeroExtend(imm8:'00', 32) + maccess = MemAccessOffset(reg_N, imm32) + + } + + @asm vstr dwvec_D maccess + + } + +} + +@encoding (T2) { + + @word 1 1 1 0 1 1 0 1 U(1) D(1) 0 0 Rn(4) Vd(4) 1 0 1 0 imm8(8) + + @syntax { + + @subid 2142 + + @conv { + + swvec_D = SingleWordVector(Vd:D) + reg_N = Register(Rn) + imm32 = ZeroExtend(imm8:'00', 32) + maccess = MemAccessOffset(reg_N, imm32) + + } + + @asm vstr swvec_D maccess + + } + +} + +@encoding (A1) { + + @word 1 1 1 0 1 1 0 1 U(1) D(1) 0 0 Rn(4) Vd(4) 1 0 1 1 imm8(8) + + @syntax { + + @subid 2143 + + @conv { + + dwvec_D = DoubleWordVector(D:Vd) + reg_N = Register(Rn) + imm32 = ZeroExtend(imm8:'00', 32) + maccess = MemAccessOffset(reg_N, imm32) + + } + + @asm vstr dwvec_D maccess + + } + +} + +@encoding (A2) { + + @word 1 1 1 0 1 1 0 1 U(1) D(1) 0 0 Rn(4) Vd(4) 1 0 1 0 imm8(8) + + @syntax { + + @subid 2144 + + @conv { + + swvec_D = SingleWordVector(Vd:D) + reg_N = Register(Rn) + imm32 = ZeroExtend(imm8:'00', 32) + maccess = MemAccessOffset(reg_N, imm32) + + } + + @asm vstr swvec_D maccess + + } + +} + diff --git a/plugins/arm/v7/opdefs/A88414_vsub.d b/plugins/arm/v7/opdefs/A88414_vsub.d index 4b4e397..3081e98 100644 --- a/plugins/arm/v7/opdefs/A88414_vsub.d +++ b/plugins/arm/v7/opdefs/A88414_vsub.d @@ -23,7 +23,7 @@ @title VSUB (integer) -@id 343 +@id 358 @desc { @@ -37,7 +37,7 @@ @syntax { - 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@subid 2045 + @subid 2301 @conv { diff --git a/plugins/arm/v7/opdefs/B931_cps.d b/plugins/arm/v7/opdefs/B931_cps.d index b211619..60c19f8 100644 --- a/plugins/arm/v7/opdefs/B931_cps.d +++ b/plugins/arm/v7/opdefs/B931_cps.d @@ -23,7 +23,7 @@ @title CPS (Thumb) -@id 356 +@id 371 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 1998 + @subid 2254 @assert { @@ -57,7 +57,7 @@ @syntax { - @subid 1999 + @subid 2255 @assert { @@ -83,7 +83,7 @@ @syntax { - @subid 2000 + @subid 2256 @assert { @@ -104,7 +104,7 @@ @syntax { - @subid 2001 + @subid 2257 @assert { @@ -125,7 +125,7 @@ @syntax { - @subid 2002 + @subid 2258 @assert { diff --git a/plugins/arm/v7/opdefs/B9320_subs.d b/plugins/arm/v7/opdefs/B9320_subs.d index 661100c..c381676 100644 --- a/plugins/arm/v7/opdefs/B9320_subs.d +++ b/plugins/arm/v7/opdefs/B9320_subs.d @@ -23,7 +23,7 @@ @title SUBS PC, LR and related instructions (ARM) -@id 375 +@id 390 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 2046 + @subid 2302 @conv { @@ -65,7 +65,7 @@ @syntax { - @subid 2047 + @subid 2303 @assert { diff --git a/plugins/arm/v7/opdefs/B9321_vmrs.d b/plugins/arm/v7/opdefs/B9321_vmrs.d index a90412b..f862120 100644 --- a/plugins/arm/v7/opdefs/B9321_vmrs.d +++ b/plugins/arm/v7/opdefs/B9321_vmrs.d @@ -23,7 +23,7 @@ @title VMRS -@id 376 +@id 391 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 2048 + @subid 2304 @conv { @@ -58,7 +58,7 @@ @syntax { - @subid 2049 + @subid 2305 @conv { diff --git a/plugins/arm/v7/opdefs/B9322_vmsr.d b/plugins/arm/v7/opdefs/B9322_vmsr.d index 35859ce..aac4f4b 100644 --- a/plugins/arm/v7/opdefs/B9322_vmsr.d +++ b/plugins/arm/v7/opdefs/B9322_vmsr.d @@ -23,7 +23,7 @@ @title VMSR -@id 377 +@id 392 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 2050 + @subid 2306 @conv { @@ -58,7 +58,7 @@ @syntax { - @subid 2051 + @subid 2307 @conv { diff --git a/plugins/arm/v7/opdefs/B932_cps.d b/plugins/arm/v7/opdefs/B932_cps.d index 5f28983..cad958f 100644 --- a/plugins/arm/v7/opdefs/B932_cps.d +++ b/plugins/arm/v7/opdefs/B932_cps.d @@ -23,7 +23,7 @@ @title CPS (ARM) -@id 357 +@id 372 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 2003 + @subid 2259 @assert { @@ -58,7 +58,7 @@ @syntax { - @subid 2004 + @subid 2260 @assert { @@ -79,7 +79,7 @@ @syntax { - @subid 2005 + @subid 2261 @assert { diff --git a/plugins/arm/v7/opdefs/B933_eret.d b/plugins/arm/v7/opdefs/B933_eret.d index c90e419..fae8572 100644 --- a/plugins/arm/v7/opdefs/B933_eret.d +++ b/plugins/arm/v7/opdefs/B933_eret.d @@ -23,7 +23,7 @@ @title ERET -@id 358 +@id 373 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 2006 + @subid 2262 @asm eret @@ -51,7 +51,7 @@ @syntax { - @subid 2007 + @subid 2263 @asm eret diff --git a/plugins/arm/v7/opdefs/B934_hvc.d b/plugins/arm/v7/opdefs/B934_hvc.d index a4e6aa7..2a47638 100644 --- a/plugins/arm/v7/opdefs/B934_hvc.d +++ b/plugins/arm/v7/opdefs/B934_hvc.d @@ -23,7 +23,7 @@ @title HVC -@id 359 +@id 374 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 2008 + @subid 2264 @conv { @@ -57,7 +57,7 @@ @syntax { - @subid 2009 + @subid 2265 @conv { diff --git a/plugins/arm/v7/opdefs/B935_ldm.d b/plugins/arm/v7/opdefs/B935_ldm.d index 1d5056f..f6501d0 100644 --- a/plugins/arm/v7/opdefs/B935_ldm.d +++ b/plugins/arm/v7/opdefs/B935_ldm.d @@ -23,7 +23,7 @@ @title LDM (exception return) -@id 360 +@id 375 @desc { @@ -37,7 +37,7 @@ @syntax { - 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@subid 2018 + @subid 2274 @conv { @@ -58,7 +58,7 @@ @syntax { - @subid 2019 + @subid 2275 @conv { diff --git a/plugins/arm/v7/opdefs/B939_mrs.d b/plugins/arm/v7/opdefs/B939_mrs.d index c58c4da..7087264 100644 --- a/plugins/arm/v7/opdefs/B939_mrs.d +++ b/plugins/arm/v7/opdefs/B939_mrs.d @@ -23,7 +23,7 @@ @title MRS (Banked register) -@id 364 +@id 379 @desc { @@ -37,7 +37,7 @@ @syntax { - @subid 2020 + @subid 2276 @conv { @@ -58,7 +58,7 @@ @syntax { - @subid 2021 + @subid 2277 @conv { diff --git a/plugins/arm/v7/opdefs/Makefile.am b/plugins/arm/v7/opdefs/Makefile.am index b2f6be0..877f27d 100644 --- a/plugins/arm/v7/opdefs/Makefile.am +++ b/plugins/arm/v7/opdefs/Makefile.am @@ -338,19 +338,31 @@ ARMV7_DEFS = \ A88303_vcmp.d \ A88304_vcnt.d \ A88305_vcvt.d \ + A88306_vcvt.d \ + A88309_vcvt.d \ + A88310_vcvt.d \ + A88311_vcvt.d \ A88312_vdiv.d \ A88314_vdup.d \ A88315_veor.d \ + A88316_vext.d \ A88317_vfm.d \ A88318_vfnm.d \ A88319_vh.d \ A88334_vmax.d \ A88335_vmax.d \ + A88336_vmla.d \ A88337_vmla.d \ + A88343_vmov.d \ + A88344_vmov.d \ A88345_vmov.d \ A88346_vmovl.d \ A88347_vmovn.d \ + A88348_vmrs.d \ + A88349_vmsr.d \ + A88350_vmul.d \ A88351_vmul.d \ + A88353_vmvn.d \ A88354_vmvn.d \ A88355_vneg.d \ A88356_vnm.d \ @@ -364,6 +376,8 @@ ARMV7_DEFS = \ A88365_vpmax.d \ A88366_vpmax.d \ A88369_vqabs.d \ + A88370_vqadd.d \ + A88374_vqmov.d \ A88375_vqneg.d \ A88377_vqrshl.d \ A88379_vqshl.d \ @@ -379,6 +393,7 @@ ARMV7_DEFS = \ A88394_vrsubhn.d \ A88396_vshl.d \ A88401_vsqrt.d \ + A88413_vstr.d \ A88414_vsub.d \ A88415_vsub.d \ A88416_vsubhn.d \ |